这两者有其共同的特点:
1.能形式化地抽象表示电路的行为和结构;
2.支持逻辑设计中层次与范围地描述;
3.可借用高级语言地精巧结构来简化电路行为和结构;具有电路仿真与验证机制以保证设计的正确性;
4.支持电路描述由高层到低层的综合转换;
5.硬件描述和实现工艺无关;
6.便于文档管理;7.易于理解和设计重用但是两者也各有特点。VerilogHDL推出已经有20年了,拥有广泛的设计群体,成熟的资源也比VHDL丰富。Verilog更大的一个优势是:它非常容易掌握,只要有C语言的编程基础,通过比较短的时间,经过一些实际的操作,可以在2~3个月内掌握这种设计技术。而VHDL设计相对要难一点,这个是因为VHDL不是很直观,需要有Ada编程基础,一般认为至少要半年以上的专业培训才能掌握。目前版本的VerilogHDL和VHDL在行为级抽象建模的覆盖面范围方面有所不同。一般认为Verilog在系统级抽象方面要比VHDL略差一些,而在门级开关电路描述方面要强的多。近10年来,EDA界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休,目前在美国,高层次数字系统设计领域中,应用Verilog和VHDL的比率是80%和20%;日本和台湾和美国差不多;而在欧洲VHDL发展的比较好。在中国很多集成电路设计公司都采用Verilog
匿名回答于2024-05-25 18:30:17
匿名回答于2024-05-16 21:25:41