VHDL语言中模块之间相互调用怎么写？例如一个控制程序和主程序之间相互的调用？

首先声明要调用的模块，然后再例化这个模块比如：component MUX --声明 port( A:in std_logic; B:in std_logic; Y:out std_logic); end component;然后再例化这个元件u1:MUX port map(A1,B1,Y1);--.这里就相当于调用模块MUXu2:MUX port map(A2,B2,Y2).--再次调用MUX

匿名回答于2024-05-25 18:37:33